SPARC64 V

SPARC64 VI
Allmän information
Lanserades	2007
Prestanda
Max. CPU klockfrekvens	2150 - 2400
Cache
L1 cache	128 KB per kärna
L2 cache	4–6 MB per kärna
Arkitektur och klassificering
Instruktioner	SPARC V9
Fysiska specifikationer
Transistorer	90 nm transistorer ;
Kärnor	2;
Historia
Företrädare	SPARC64 V+
Efterträdare	SPARC64 VII

SPARC64 V+
Allmän information
Lanserades	2004
Designad av	Fujitsu
Prestanda
Max. CPU klockfrekvens	1,65 GHz till 2,16 GHz
Arkitektur och klassificering
Instruktionsuppsättning	SPARC V9
Fysiska specifikationer
Kärnor	1;

SPARC64 V
Allmän information
Lanserades	2001
Designad av	Fujitsu
Prestanda
Max. CPU klockfrekvens	1,10 GHz till 1,35 GHz
Arkitektur och klassificering
Instruktionsuppsättning	SPARC V9
Fysiska specifikationer
Kärnor	1;

SPARC64 V ( Zeus ) är en SPARC V9- mikroprocessor designad av Fujitsu . SPARC64 V var grunden för en serie på varandra följande processorer designade för servrar och senare superdatorer.

Serverserierna är SPARC64 V+, VI, VI+, VII, VII+, X, X+ och XII. SPARC64 VI och dess efterföljare upp till VII+ användes i Fujitsu och Sun (senare Oracle ) SPARC Enterprise M-Series- servrar. Förutom servrar användes även en version av SPARC64 VII i den kommersiellt tillgängliga superdatorn Fujitsu FX1. Från och med oktober 2017 är SPARC64 XII den senaste serverprocessorn, och den används i Fujitsu- och Oracle M12-servrarna.

Superdatorserien var baserad på SPARC64 VII och är SPARC64 VIIfx, IXfx och XIfx. SPARC64 VIIIfx användes i K-datorn och SPARC64 IXfx i den kommersiellt tillgängliga PRIMEHPC FX10 . Från och med juli 2016 är SPARC64 XIfx den senaste superdatorprocessorn, och den används i Fujitsu PRIMEHPC FX100 superdator.

Historia

I slutet av 1990-talet designade HAL Computer Systems , ett dotterbolag till Fujitsu, en efterträdare till SPARC64 GP som SPARC64 V. Först tillkännagavs på Microprocessor Forum 1999, HAL SPARC64 V skulle ha drivit 1 GHz och haft en bred superskalär organisation med superspekulation , en L1-instruktionsspårningscache , en liten men mycket snabb 8 KB L1-datacache och separata L2-cacher för instruktioner och data. Den designades i Fujitsus CS85-process, en 0,17 μm CMOS-process med sex nivåer av kopparkoppling; och skulle ha bestått av 65 miljoner transistorer på en 380 mm ² dyna. Ursprungligen planerad till en release i slutet av 2001 i Fujitsu GranPower-servrar, avbröts den i mitten av 2001 när HAL stängdes av Fujitsu och ersattes av en Fujitsu-design.

De första Fujitsu SPARC64 Vs tillverkades i december 2001. De fungerade på 1,1 till 1,35 GHz. Fujitsus 2003 SPARC64 färdplan visade att företaget planerade en 1,62 GHz version för release i slutet av 2003 eller början av 2004, men den avbröts till förmån för SPARC64 V+. SPARC64 V användes av Fujitsu i deras PRIMEPOWER-servrar.

SPARC64 V presenterades först på Microprocessor Forum 2002. Vid introduktionen hade den den högsta klockfrekvensen av både SPARC och 64-bitars serverprocessorer i produktion; och högsta SPEC -klassificering av alla SPARC-processorer.

Beskrivning

SPARC64 V är en superskalär mikroprocessor med fyra utgåvor med out-of-order exekvering . Den var baserad på Fujitsu GS8900 stordatormikroprocessor .

Rörledning

SPARC64 V hämtar upp till åtta instruktioner från instruktionscachen under det första steget och placerar dem i en instruktionsbuffert med 48 poster. I nästa steg tas fyra instruktioner från denna buffert, avkodas och skickas till lämpliga reservstationer. SPARC64 V har sex reservstationer, två som betjänar heltalsenheterna, en för adressgeneratorerna, två för flyttalsenheterna och en för greninstruktioner. Varje heltal, adressgenerator och flyttalsenhet har en reservstation med åtta ingångar. Varje reservstation kan skicka en instruktion till sin exekveringsenhet. Vilken instruktion som skickas beror först på operandens tillgänglighet och sedan dess ålder. Äldre instruktioner ges högre prioritet än nyare. Reservstationerna kan sända instruktioner spekulativt (spekulativ sändning). Det vill säga, instruktioner kan skickas till exekveringsenheterna även när deras operander ännu inte är tillgängliga men kommer att vara det när exekveringen börjar. Under steg sex skickas upp till sex instruktioner.

Registrera läs

Registerfilerna läses under steg sju. SPARC-arkitekturen har separata registerfiler för heltals- och flyttalsinstruktioner. Heltalsregisterfilen har åtta registerfönster. JWR (Joint Work Register) innehåller 64 poster och har åtta läsportar och två skrivportar. JWR innehåller en undergrupp av de åtta registerfönstren, de föregående, nuvarande och nästa registerfönstren. Dess syfte är att minska storleken på registerfilen så att mikroprocessorn kan arbeta vid högre klockfrekvenser. Flyttalsregisterfilen innehåller 64 poster och har sex läsportar och två skrivportar.

Avrättning

Utförandet börjar under steg nio. Det finns sex exekveringsenheter, två för heltal, två för laster och lagrar och två för flyttal. De två heltalsexekveringsenheterna betecknas EXA och EXB. Båda har en aritmetisk logisk enhet (ALU) och en skiftenhet, men endast EXA har multiplikations- och divideringsenheter. Laddar och lagrar exekveras av två adressgeneratorer (AG) betecknade AGA och AGB. Dessa är enkla ALU:er som används för att beräkna virtuella adresser.

De två flyttalsenheterna (FPU) betecknas FLA och FLB. Varje FPU innehåller en adderare och en multiplikator, men endast FLA har en grafikenhet ansluten. instruktionerna addera, subtrahera, multiplicera, dividera, kvadratrot och multiplicera-lägg till . Till skillnad från sin efterföljare SPARC64 VI utför SPARC64 V multiplicera-add med separata multiplikations- och additionsoperationer, alltså med upp till två avrundningsfel. Grafikenheten exekverar Visual Instruction Set (VIS)-instruktioner, en uppsättning av enkelinstruktioner, multipla data (SIMD)-instruktioner. Alla instruktioner är pipelinerade förutom dividera och kvadratrot, som exekveras med iterativa algoritmer. FMA-instruktionen implementeras genom att läsa tre operander från operandregistret, multiplicera två av operanderna, vidarebefordra resultatet och den tredje operanden till adderaren och addera dem för att producera det slutliga resultatet.

Resultat från exekveringsenheterna och laddningarna skrivs inte till registerfilen. För att upprätthålla programordningen skrivs de till uppdateringsbuffertar, där de finns tills de committeras. SPARC64 V har separata uppdateringsbuffertar för heltals- och flyttalsenheter. Båda har 32 bidrag var. Heltalsregistret har åtta läsportar och fyra skrivportar. Hälften av skrivportarna används för resultat från heltalsexekveringsenheterna och den andra hälften av data som returneras av belastningar. Flyttalsuppdateringsbufferten har sex läsportar och fyra skrivportar.

Commit sker tidigast under steg tio. SPARC64 V kan utföra upp till fyra instruktioner per cykel. Under steg elva skrivs resultat till registerfilen, där det blir synligt för mjukvara.

Cache

SPARC64 V har två-nivå cachehierarki. Den första nivån består av två cacher, en instruktionscache och en datacache. Den andra nivån består av en enhetlig cache på matrisen.

Nivå 1 (L1) cacharna har vardera en kapacitet på 128 KB. De är båda tvåvägsuppsättningsassociativa och har 64-byte radstorlek. De är praktiskt taget indexerade och fysiskt taggade. Instruktionscachen nås via en 256-bitars buss. Datacachen nås med två 128-bitars bussar. Datacachen består av åtta banker separerade av 32-bitars gränser. Den använder en policy för återskrivning. Datacachen skriver till L2-cachen med sin egen 128-bitars enkelriktade buss.

Den andra nivåns cache har en kapacitet på 1 eller 2 MB och den inställda associativiteten beror på kapaciteten.

Systembuss

Mikroprocessorn har en 128-bitars systembuss som arbetar på 260 MHz. Bussen kan fungera i två lägen, enkeldatahastighet (SDR) eller dubbeldatahastighet (DDR), vilket ger en toppbandbredd på 4,16 respektive 8,32 GB/s.

Fysisk

SPARC64 V bestod av 191 miljoner transistorer, varav 19 miljoner finns i logiska kretsar. Den tillverkades i en 0,13 μm , åttalagers kopparmetallisering, komplementär metall-oxid-halvledare (CMOS) kisel-på-isolator- process (SOI). Formen mätte 18,14 mm gånger 15,99 mm för en formarea på 290 mm ² .

Elektrisk

Vid 1,3 GHz har SPARC64 V en effektförlust på 34,7 W. Fujitsu PrimePower-servrarna som använder SPARC64 V levererar en något högre spänning till mikroprocessorn för att den ska kunna arbeta vid 1,35 GHz. Den ökade nätspänningen och arbetsfrekvensen ökade effektförlusten till ~45 W.

SPARC64 V+

SPARC64 V+ , med kodnamnet "Olympus-B", är en vidareutveckling av SPARC64 V. Förbättringar jämfört med SPARC64 V inkluderade högre klockfrekvenser på 1,82–2,16 GHz och en större 3 eller 4 MB L2-cache.

Den första SPARC64 V+, en 1,89 GHz-version, levererades i september 2004 i Fujitsu PrimePower 650 och 850. I december 2004 levererades en 1,82 GHz-version i PrimePower 2500. Dessa versioner har en 3 MB L2-cache. I februari 2006 introducerades fyra versioner: 1,65 och 1,98 GHz versioner med 3 MB L2-cacher levererade i PrimePower 250 och 450; och 2,08 och 2,16 GHz-versioner med 4 MB L2-cacher levererade i mellanklass- och avancerade modeller.

Den innehöll cirka 400 miljoner transistorer på en 18,46 mm x 15,94 mm dyna för en yta av 294,25 mm ² . Den tillverkades i en 90 nm CMOS - process med tio nivåer av kopparkoppling .

SPARC64 VI

SPARC64 VI , med kodnamnet Olympus-C, är en tvåkärnig processor (den första flerkärniga SPARC64-processorn) som efterträdde SPARC64 V+ . Den är tillverkad av Fujitsu i en 90 nm, 10-lagers koppar, CMOS silicon on isolator (SOI) process, som gjorde det möjligt att integrera två kärnor och en L2-cache på en dyna. Varje kärna är en modifierad SPARC64 V+ -processor. En av de viktigaste förbättringarna är tillägget av tvåvägs grovkornig multi-threading (CMT), som Fujitsu kallade vertikal multi-threading (VMT). I CMT bestäms vilken tråd som exekveras av tidsdelning, eller om tråden utför en operation med lång fördröjning, växlas exekveringen till den andra tråden. Tillägget av CMT krävde duplicering av programräknaren och kontroll-, heltals- och flyttalsregistren så det finns en uppsättning av varje för varje tråd. En flytande punkt fused multiply-add (FMA)-instruktion lades också till, den första SPARC-processorn som gjorde det.

Kärnorna delar en enhetlig L2-cache på 6 MB. L2-cachen är associativ med 12-vägsuppsättning och har 256-byte rader. Cachen nås via två enkelriktade bussar, en 256-bitars läsbuss och en 128-bitars skrivbuss. SPARC64 VI har en ny systembuss, Jupiter Bus. SPARC64 VI bestod av 540 miljoner transistorer. Munstycket mäter 20,38 mm gånger 20,67 mm (421,25 mm ² ).

SPARC64 VI skulle ursprungligen ha introducerats i mitten av 2004 i Fujitsus PrimePower-servrar. Utvecklingen av PrimerPowers avbröts efter att Fujitsu och Sun Microsystems i juni 2004 meddelade att de skulle samarbeta om nya servrar som kallas Advanced Product Line (APL). Dessa servrar var planerade att introduceras i mitten av 2006, men försenades till april 2007, då de introducerades som SPARC Enterprise . SPARC64 VI-processorerna som presenterades i SPARC Enterprise vid tillkännagivandet var en 2,15 GHz-version med en 5 MB L2-cache och 2,28 och 2,4 GHz-versioner med 6 MB L2-cache.

SPARC64 VII

SPARC64 VII (tidigare kallad SPARC64 VI+), med kodnamnet Jupiter , är en vidareutveckling av SPARC64 VI som tillkännagavs i juli 2008. Det är en fyrkärnig mikroprocessor. Varje kärna är kapabel till tvåvägs simultan multitrådning (SMT), som ersätter tvåvägs grovkornig multitrådning , kallad vertikal multitrådning (VMT) av Fujitsu. Således kan den köra åtta trådar samtidigt. Andra ändringar inkluderar fler RAS- funktioner; heltalsregisterfilen är nu skyddad av ECC, och antalet felkontrollanter har utökats till cirka 3 400. Den består av 600 miljoner transistorer, är 21,31 mm × 20,86 mm (444,63 mm ² ) stor och är tillverkad av Fujitsu i dess 65 nm CMOS, kopparkopplingsprocess.

SPARC64 VII var med i SPARC Enterprise . Den är socket-kompatibel med sin föregångare, SPARC64 VI, och kan uppgraderas på fältet. SPARC64 VIIs skulle kunna samexistera, samtidigt som de fungerar på sin ursprungliga klockfrekvens, tillsammans med SPARC64 VIs. De första versionerna av SPARC64 VII var en 2,4 GHz-version med en 5 MB L2-cache som användes i SPARC Enterprise M4000 och M5000, och en 2,52 GHz-version med en 6 MB L2-cache. Den 28 oktober 2008 introducerades en 2,52 GHz-version med en 5 MB L2-cache i SPARC Enterprise M3000. Den 13 oktober 2009 introducerade Fujitsu och Sun nya versioner av SPARC64 VII (kodnamnet Jupiter+ ), en 2,53 GHz-version med en 5,5 MB L2-cache för M4000 och M5000 och en 2,88 GHz-version med en 6 MB L2-cache för M8000 och M9000. Den 12 januari 2010 introducerades en 2,75 GHz-version med en 5 MB L2-cache i M3000.

SPARC64 VII+

SPARC64 VII+ ( Jupiter-E ), kallad M3 av Oracle, är en vidareutveckling av SPARC64 VII. Klockfrekvensen ökades upp till 3 GHz och L2-cachestorleken fördubblades till 12 MB. Denna version tillkännagavs den 2 december 2010 för de avancerade SPARC Enterprise M8000- och M9000-servrarna. Dessa förbättringar resulterade i en ökning av den totala prestandan med cirka 20 %. En 2,66 GHz-version var för mellanklassmodellerna M4000 och M5000. Den 12 april 2011 tillkännagavs en 2,86 GHz-version med två eller fyra kärnor och en 5,5 MB L2-cache för den låga M3000. VII+ är socket-kompatibel med sin föregångare, VII. Befintliga avancerade SPARC Enterprise M-Series-servrar kan uppgradera till VII+-processorerna i fält.

SPARC64 VIIIfx

Ett K datorblad med fyra SPARC64 VIIIfx-processorer (under de större värmeväxlarna )

SPARC64 VIIIfx ( Venus ) är en åttakärnig processor baserad på SPARC64 VII designad för högpresterande datoranvändning (HPC). Som ett resultat av detta efterträdde inte VIIIfx VII, utan existerade samtidigt med den. Den består av 760 miljoner transistorer, mäter 22,7 mm gånger 22,6 (513,02 mm ² ;), är tillverkad i Fujitus 45 nm CMOS-process med kopparkopplingar och har 1 271 I/O-stift. VIIIfx har en toppprestanda på 128 GFLOPS och en typisk strömförbrukning på 58 W vid 30 °C för en effektivitet på 2,2 GFLOPS/W. VIIIfx har fyra integrerade minneskontroller för totalt åtta minneskanaler . Den ansluts till 64 GB DDR3 SDRAM och har en maximal minnesbandbredd på 64 GB/s.

Historia

VIIIfx utvecklades för nästa generations superdatorprojekt (även kallat Kei Soku Keisenki och Project Keisoku) som initierades av Japans ministerium för utbildning, kultur, sport, vetenskap och teknik i januari 2006. Projektet syftade till att producera världens snabbaste superdator med prestanda av över 10 PFLOPS i mars 2011. Företagen som kontrakterades för att utveckla superdatorn var Fujitsu, Hitachi och NEC . Superdatorn var ursprungligen tänkt att ha en hybridarkitektur som innehåller skalära och vektorprocessorer . Den Fujitsu-designade VIIIfx skulle ha varit den skalära processorn, och vektorprocessorn skulle ha designats gemensamt av Hitachi och NEC. Men på grund av finanskrisen 2007–2008 meddelade Hitachi och NEC i maj 2009 att de skulle lämna projektet eftersom tillverkningen av hårdvaran de var ansvariga för skulle resultera i ekonomiska förluster för dem. Efteråt designade Fujitsu om superdatorn för att använda VIIIfx som sin enda processortyp.

År 2010 fick superdatorn som skulle byggas av projektet namnet K-datorn . Beläget vid RIKENs Advanced Institute for Computational Science (AICS) i Kobe , Japan; den får sin prestanda från 88 128 VIIIfx-processorer. I juni 2011 TOP500 -projektkommittén att K-datorn (fortfarande ofullständig med endast 68 544 processorer) toppade LINPACK-riktmärket på 8.162 PFLOPS och realiserade 93 % av sin toppprestanda, vilket gjorde den till den snabbaste superdatorn i världen vid den tiden.

Beskrivning

VIIIfx-kärnan är baserad på den i SPARC64 VII med många modifieringar för HPC, nämligen High Performance Computing-Arithmetic Computational Extensions (HPC-ACE) en Fujitsu-designad tillägg till SPARC V9-arkitekturen. Front-end hade grovkornig flertråd borttagen, L1-instruktionscachen halverades i storlek till 32 KB; och antalet poster för grenmåladresscache (BTAC) minskat till 1 024 från 8 192, och dess associativitet minskat till två från åtta; och ett extra pipelinesteg infogades före instruktionsavkodaren. Detta steg rymde det större antalet heltals- och flyttalsregister som definierats av HPC-ACE. SPARC V9-arkitekturen designades för att endast ha 32 heltalsregister och 32 flyttalsregister. SPARC V9-instruktionskodningen begränsade antalet register som kan specificeras till 32. För att specificera de extra registren har HPC-ACE en "prefix"-instruktion som omedelbart skulle följa en eller två SPARC V9-instruktioner. Prefixinstruktionen innehöll (i första hand) de delar av registernumren som inte kunde passa in i en SPARC V9-instruktion. Detta extra pipeline-steg var där upp till fyra SPARC V9-instruktioner kombinerades med upp till två prefixinstruktioner i det föregående steget. De kombinerade instruktionerna avkodades sedan i nästa steg i pipeline.

Back-end var också kraftigt modifierad. Antalet bokningsstationsposter för gren- och heltalsinstruktioner reducerades till sex respektive tio. Både heltals- och flyttalsregisterfilerna hade register lagt till dem: heltalsregisterfilen fick 32, och det fanns totalt 256 flyttalsregister. De extra heltalsregistren är inte en del av registerfönstren som definieras av SPARC V9, utan är alltid tillgängliga via prefixinstruktionen; och de 256 flyttalsregistren skulle kunna användas av både skalära flyttalsinstruktioner och av både heltals- och flyttals-SIMD-instruktioner. Ett extra pipelinesteg lades till i början av flyttalsexekveringspipelinen för att komma åt den större flyttalsregisterfilen. 128-bitars SIMD-instruktionerna från HPC-ACE implementerades genom att lägga till två extra flyttalsenheter för totalt fyra. SIMD-exekvering kan utföra fyra enkel- eller dubbelprecision fused-multiply-add-operationer (åtta FLOPs) per cykel. Antalet laddningsköposter ökades till 20 från 16, och L1-datacachen halverades i storlek till 32 KB. Antalet commit-stackposter, som avgjorde antalet instruktioner som kunde vara under flygning i back-end, reducerades till 48 från 64.

Diverse specifikationer

Fysiskt adressområde: 41 bitar
Cache:

L1: 32 KB tvåvägsuppsättningsassociativa data, 32 KB tvåvägsuppsättningsassociativa instruktion (128-byte cache-linje), sektoruppdelad
L2: 6 MB 12-vägs uppsättningsassociativ (128-byte rad), indexhahad, sektorsuppdelad

Översättning lookaside buffer (TLB):

En mikro-TLB med 16 ingångar; och 256-ingångar, fyrvägs set-associativ TLB för instruktioner
En 512-entry, fyrvägs set-associativ TLB för data, ingen offercache

Sidstorlekar: 8 KB, 64 KB, 512 KB, 4 MB, 32 MB, 256 MB, 2 GB

SPARC64 IXfx

SPARC64 IXfx är en förbättrad version av SPARC64 VIIIfx designad av Fujitsu och LSI som först avslöjades i tillkännagivandet av superdatorn PRIMEHPC FX10 den 7 november 2011. Den är, tillsammans med PRIMEHPC FX10, en kommersialisering av de teknologier som först dök upp i VIIIfx och K dator. Jämfört med VIIIfx inkluderade organisatoriska förbättringar en fördubbling av antalet kärnor till 16, fördubbling av mängden delad L2-cache till 12 MB och en ökning av topp DDR3 SDRAM-minnesbandbredd till 85 GB/s. IXfx arbetar på 1,848 GHz, har en toppprestanda på 236,5 GFLOPS och förbrukar 110 W för en effekteffektivitet på mer än 2 GFLOPS per watt. Den bestod av 1 miljard transistorer och implementerades i en 40 nm CMOS-process med kopparkopplingar.

SPARC64 X

SPARC64 X är en 16-kärnig servermikroprocessor som tillkännagavs 2012 och används i Fujitsus M10-servrar (som också marknadsförs av Oracle). SPARC64 X är baserad på SPARC64 VII+ med betydande förbättringar av dess kärna och chiporganisation. Kärnorna förbättrades genom införandet av en mönsterhistoriktabell för förutsägelse av grenar , spekulativ exekvering av belastningar , fler exekveringsenheter, stöd för HPC-ACE-förlängningen (ursprungligen från SPARC64 VIIIfx), djupare pipeline för en 3,0 GHz klockfrekvens och acceleratorer för aritmetik och konverteringsfunktioner för kryptografi , databas och decimaltal med flyttal. De 16 kärnorna delar en enhetlig, 24 MB, 24-vägs set-associativ L2-cache. Förbättringar av chiporganisationen inkluderar fyra integrerade DDR3 SDRAM- minneskontroller, limfri fyrvägs symmetrisk multiprocessing, tio SERDES-kanaler för symmetrisk multiprocessing skalbarhet till 64 socklar och två integrerade PCI Express 3.0- kontroller. SPARC64 X innehåller 2,95 miljarder transistorer, mäter 23,5 mm gånger 25 mm (637,5 mm ² ), och är tillverkad i en 28 nm CMOS-process med kopparkopplingar.

SPARC64 X+

SPARC64 X+ är en förbättrad SPARC64 X-processor som tillkännagavs 2013. Den har mindre förbättringar av kärnorganisationen och en högre 3,5 GHz klockfrekvens som erhålls genom bättre kretsdesign och layout. Den innehöll 2,99 miljarder transistorer, mätt 24 mm gånger 25 mm (600 mm ² ), och är tillverkad i samma process som SPARC64 X. Den 8 april 2014 blev 3,7 GHz hastighetsbundna delar tillgängliga som svar på introduktionen av nya Xeon E5 och E7 modeller från Intel ; och den förestående introduktionen av POWER8 av IBM .

SPARC64 XIfx

Fujitsu introducerade SPARC64 XIfx i augusti 2014 vid Hot Chips -symposiet. Den används i Fujitsu PRIMEHPC FX100 superdator, som efterträdde PRIMEHPC FX10 . XIfx arbetar på 2,2 GHz och har en toppprestanda på 1,1 TFLOPS. Den består av 3,75 miljarder transistorer och tillverkas av Taiwan Semiconductor Manufacturing Company i dess 20 nm high-k metal gate ( HKMG) process. Mikroprocessorrapporten uppskattade formen till att ha en yta på 500 mm ² ; och en typisk strömförbrukning på 200 W.

XIfx har 34 kärnor, varav 32 är beräkningskärnor som används för att köra användarapplikationer och 2 assistentkärnor som används för att köra operativsystemet och andra systemtjänster. Delegeringen av användarapplikationer och operativsystem till dedikerade kärnor förbättrar prestandan genom att säkerställa att de privata cacharna för beräkningskärnorna inte delas med eller störs av icke-applikationsinstruktioner och data. De 34 kärnorna är ytterligare organiserade i två Core Memory Groups ( CMGs ), var och en bestående av 16 beräkningskärnor och 1 assistentkärna som delar en 12 MB L2 unified cache. Uppdelningen av kärnorna i CMG:er gjorde det möjligt för 34 kärnor att integreras på en enda form genom att underlätta implementeringen av cachekoherens och undvika behovet av att L2-cachen delas mellan 34 kärnor. De två CMG:erna delar minnet genom en ccNUMA -organisation.

XIfx-kärnan baserades på SPARC64 X+ med organisatoriska förbättringar. XIfx implementerar en förbättrad version av HPC-ACE-tilläggen (HPC-ACE2), som fördubblade SIMD -enheternas bredd till 256 bitar och lade till nya SIMD-instruktioner. Jämfört med SPARC64 IXfx har XIfx en förbättring med en faktor 3,2 för dubbel precision och 6,1 för enkel precision. För att komplettera SIMD-enheternas ökade bredd ökades L1-cachebandbredden till 4,4 TB/s.

Förbättringar av SoC-organisationen var minnet och sammankopplingsgränssnitten. De integrerade minneskontrollerna ersattes med fyra Hybrid Memory Cube (HMC)-gränssnitt för minskad minneslatens och förbättrad minnesbandbredd. Enligt Microprocessor Report var IXfx den första processorn som använde HMC:er. XIfx är ansluten till 32 GB minne från åtta 4 GB HMC:er. HMC:erna är versioner med 16 banor, med varje körfält med 15 Gbit/s. Varje CMG har två HMC-gränssnitt, och varje HMC-gränssnitt är anslutet till två HMC:er via sina egna portar. Varje CMG har 240 GB/s (120 GB/s in och 120 GB/s ut) minnesbandbredd.

XIfx ersatte de tio SERDES-kanalerna till en extern Tofu-interconnect-kontroller med en tio-ports integrerad kontroller för andra generationens Tofu2-interconnect. Tofu2 är ett 6D mesh/torus-nätverk med en 25 GB/s full-duplex bandbredd (12,5 GB/s per riktning, 125 GB/s för tio portar) och en förbättrad routing-arkitektur.

Framtida

Fujitsu tillkännagav vid den internationella superdatorkonferensen i juni 2016 att dess framtida exascale superdator kommer att ha processorer av egen design som implementerar ARMv8 -arkitekturen. A64FX , som Fujitsu utvecklar med ARM Holdings .

SPARC64 XII

Sparc64-XII-kärnor körs på 3,9 GHz på 20nm-processen av TSMC . 5,5 miljarder transistorer och 153 GB/sek minnesbandbredd. CPU-paketet har upp till 12 kärnor × 8-vägs SMT (96 trådar).

Fujitsu Limited (augusti 2004). SPARC64 V-processor för UNIX-server .
Krewell, Kevin (24 november 2003). "Fujitsu gör att SPARC ser dubbelt". Mikroprocessorrapport .
Krewell, Kevin (24 juni 2004). "SPARC:s nya färdplan. Mikroprocessorrapport .
Krewell, Kevin (25 oktober 2004). "SPARC blir 90nm". Mikroprocessorrapport .
Krewell, Kevin (14 november 2005). "SPARC's Still Going Strong". Mikroprocessorrapport .
McGhan, Harlan (25 september 2006). "The Sun-Fujitsu APL Alliance". Mikroprocessorrapport .
McGhan, Harlan (23 oktober 2006). "SPARC64 VI redo för PrimeTime". Mikroprocessorrapport .
Morgan, Timothy Prickett (4 september 2012). "Fujitsu ska embiggen iron bigtime med Sparc64-X" . Registret .
Morgan, Timothy Prickett (1 oktober 2012). "Fujitsu, Oracle kopplar ihop framtida 'Athena' Sparc64-chips" . Registret .
Morgan, Timothy Prickett (25 januari 2013). "Fujitsu lanserar 'Athena' Sparc64-X-servrar i Japan" . Registret .
Sakamoto, Mariko et al. (2003). "Mikroarkitektur och prestandaanalys av en SPARC-V9-mikroprocessor för företagsserversystem". Proceedings of the 9th International Symposium on High-Performance Computer Architecture . s. 141–152.

Vidare läsning

SPARC64 V

Ando, H.; Yoshida, Y.; Inoue, A.; Sugiyama, I.; Asakawa, T.; Morita, K.; Muta, T.; Motokurumada, T.; Okada, S.; Yamashita, H.; Satsukawa, Y.; Konmoto, A.; Yamashita, R.; Sugiyama, H. (13 februari 2003). En 1,3 GHz femte generationens SPARC64-mikroprocessor . 2003 IEEE International Solid State Circuits Conference. Solid-State Circuits Conference, 1997. Digest of Technical Papers. 43:e ISSCC., 1997 IEEE International . s. 246, 491. doi : 10.1109/ISSCC.2003.1234286 . ISBN 0-7803-7707-9 . ISSN 0193-6530 .
Ando, H.; Yoshida, Y.; Inoue, A.; Sugiyama, I.; Asakawa, T.; Morita, K.; Muta, T.; Motokurumada, T.; Okada, S.; Yamashita, H.; Satsukawa, Y.; Konmoto, A.; Yamashita, R.; Sugiyama, H. (2003). En 1,3 GHz femte generationens SPARC64-mikroprocessor . Konferens för designautomation. s. 702–705. doi : 10.1145/775832.776010 . ISBN 1-58113-688-9 .
Det på.; Komatsu, H.; Tanamura, Y.; Yamashita, R.; Sugiyama, H.; Sugiyama, Y.; Hamamura, H. (2003). En fysisk designmetod för 1,3 GHz SPARC 64 mikroprocessor . 21:a internationella konferensen om datordesign. Datordesign: Vlsi i datorer och processorer, (Iccd), IEEE International Conference on . s. 204–210. doi : 10.1109/ICCD.2003.1240896 . ISBN 0-7695-2025-1 . ISSN 1063-6404 .
Ando, Hisashige; Kan, Ryuji; Tosaka, Yoshiharu; Takahisa, Keiji; Hatanaka, Kichiji (24–27 juni 2008). Validering av maskinvarufelåterställningsmekanismer för SPARC64 V-mikroprocessorn . 2008 IEEE internationella konferens om pålitliga system och nätverk. Internationell konferens om pålitliga system och nätverk . s. 62–69. doi : 10.1109/DSN.2008.4630071 . ISBN 978-1-4244-2397-2 . ISSN 1530-0889 .

SPARC64 VIIIfx

Maruyama, Takumi; Yoshida, Toshio; Kan, Ryuji; Yamazaki, Iwao; Yamamura, Shuji; Takahashi, Noriyuki; Hondou, Mikio; Okano, Hiroshi (mars–april 2010). "Sparc64 VIIIfx: En ny generations Octocore-processor för Petascale Computing". IEEE mikro . 30 (2): 30–40. doi : 10.1109/MM.2010.40 . ISSN 0272-1732 . S2CID 206472881 .
Okano, Hiroshi; Kawabe, Yukihito; Kan, Ryuji; Yoshida, Toshio; Yamazaki, Iwao; Sakurai, Hitoshi; Hondou, Mikio; Matsui, Nobuyki; Yamashita, Hideo; Nakada, Tatsumi; Maruyama, Takumi; Asakawa, Takeo (2010). Finkornig effektanalys och lågeffekttekniker för en 128GFLOPS/58W SPARC64 VIIIfx-processor för peta-skala beräkningar . Symposium om VLSI Circuits. Sammandrag av tekniska papper . s. 167–168. doi : 10.1109/VLSIC.2010.5560313 . ISBN 978-1-4244-5454-9 . ISSN 2158-5601 .

SPARC64 X

Kan, Ryuji; Tanaka, Tomohiro; Sugizaki, Gå; Nishiyama, Ryuichi; Sakabayashi, Sota; Koyanagi, Yoichi; Iwatsuki, Ryuji; Hayasaka, Kazumi; Uemura, Taiki; Ito, Gaku; Ozeki, Yoshitomo; Adachi, Hiroyuki; Furuya, Kazuhiro; Motokurumada, Tsuyoshi (2013). En 10:e generationens 16-kärniga SPARC64-processor för uppdragskritisk UNIX-server . IEEE International Solid State Circuits Conference. Solid-State Circuits Conference, 1997. Digest of Technical Papers. 43:e ISSCC., 1997 IEEE International . s. 60–61. doi : 10.1109/ISSCC.2013.6487637 . ISBN 978-1-4673-4515-6 . ISSN 0193-6530 .
Kan, Ryuji; Tanaka, Tomohiro; Sugizaki, Gå; Ishizaka, Kinya; Nishiyama, Ryuichi; Sakabayashi, Sota; Koyanagi, Yoichi (januari 2014). "Den 10:e generationens 16-kärniga SPARC64-processor för uppdragskritisk UNIX-server". IEEE Journal of Solid-State Circuits . 49 (1): 32–40. doi : 10.1109/JSSC.2013.2284650 . ISSN 0018-9200 . S2CID 32362191 .
Yoshida, Toshio; Maruyama, Takumi; Akizuki, Yasunobu; Kan, Ryuji; Kiyota, Naohiro; Ikenishi, Kiyoshi; Itou, Shigeki; Watahiki, Tomoyuki; Okano, Hiroshi (november–december 2013). "Sparc64 X: Fujitsus nya generationens 16-kärniga processor för Unix-servrar". IEEE mikro . 33 (6): 16–24. doi : 10.1109/MM.2013.126 . ISSN 0272-1732 . S2CID 8056145 .

SPARC64 XIfx

Yoshida, Toshio; Hondou, Mikio; Tabata, Takekazu; Kan, Ryuji; Kiyota, Naohiro; Kojima, Hiroyuki; Hosoe, Koji; Okano, Hiroshi (mars–april 2015). "Sparc64 XIfx: Fujitsus nästa generations processor för högpresterande datoranvändning". IEEE mikro . 35 (2): 32–40. doi : 10.1109/MM.2015.11 . ISSN 0272-1732 . S2CID 206473367 .

externa länkar