IBM zEC12 (mikroprocessor)
| Allmän information | |
|---|---|
| Lanserades | 2012 |
| Designad av | IBM |
| Prestanda | |
| Max. CPU klockfrekvens | 5,5 GHz |
| Cache | |
| L1 cache |
64 KB instruktion 96 KB data per kärna |
| L2 cache |
1 MB instruktion 1 MB data per kärna |
| L3 cache |
48 MB delat |
| Arkitektur och klassificering | |
| Tekniknod | 32 nm |
| Instruktionsuppsättning | z/Arkitektur (ARCHLVL 3) |
| Fysiska specifikationer | |
| Kärnor |
|
| Historia | |
| Företrädare | z196 |
| Efterträdare | z13 |
zEC12 -mikroprocessorn ( zEnterprise EC12 eller bara z12 ) är ett chip tillverkat av IBM för deras zEnterprise EC12 och zEnterprise BC12 stordatorer , tillkännagav den 28 augusti 2012. Den tillverkas vid East Fishkill, New Yorks tillverkningsanläggning (tidigare ägd av IBM) men produktionen kommer att fortsätta i tio år av den nya ägaren GlobalFoundries ). Processorn började levereras hösten 2012. IBM uppgav att den var världens snabbaste mikroprocessor och är cirka 25 % snabbare än sin föregångare z196 .
Beskrivning
Chippet mäter 597,24 mm 2 och består av 2,75 miljarder transistorer tillverkade i IBM:s 32 nm CMOS- kisel-på-isolatortillverkningsprocess , som stöder hastigheter på 5,5 GHz , den högsta klockhastighets-CPU som någonsin producerats för kommersiell försäljning.
Processorn implementerar CISC z/Architecture med en superskalär , out-of-order pipeline och några nya instruktioner huvudsakligen relaterade till transaktionsexekvering . Kärnorna har många andra förbättringar som bättre förutsägelse av grenar , exekvering i oordning och en dedikerad samprocessor för komprimering och kryptografi. Instruktionspipelinen har 15 till 17 steg; instruktionskön kan innehålla 40 instruktioner; och upp till 90 instruktioner kan vara "in flight". Den har sex kärnor , var och en med en privat 64 KB L1-instruktionscache , en privat 96 KB L1-datacache, en privat 1 MB L2-cache- instruktionscache och en privat 1 MB L2-datacache. Dessutom finns det en 48 MB delad L3-cache implementerad i eDRAM och styrd av två on-chip L3-cachekontroller. Det finns också en extra delad L1-cache som används för komprimering och kryptografi.
Varje kärna har sex RISC -liknande exekveringsenheter, inklusive två heltalsenheter , två load-store-enheter , en binär flyttalsenhet och en decimal flyttalsenhet . zEC12-chippet kan avkoda tre instruktioner och utföra sju operationer i en enda klockcykel. Till varje kärna finns en speciell co-processoracceleratorenhet; i den tidigare z-processorn var det två som delades av alla fyra kärnor.
ZEC12-chippet har inbyggd flerkanals DDR3 RAM- minneskontroller som stöder en RAID- liknande konfiguration för att återställa från minnesfel. zEC12 inkluderar också två GX-busskontroller för åtkomst till värdkanaladaptrar och kringutrustning.
Även om varje chip har 48 MB L3-cache som delas av de 6 kärnorna och andra on-die-faciliteter för symmetrisk multiprocessing (SMP), finns det 2 dedikerade följeslagare som kallas Shared Cache (SC) som var och en lägger till 192 MB off-die L4-cache för totalt 384 MB L4-cache. L4-cache delas av alla processorer i boken. SC-chipsen tillverkas på samma process som zEC12-processorchipsen, mäter 28,4 x 23,9 mm och har 3,3 miljarder transistorer vardera.
Multi-chip modul
zEnterprise System EC12 använder multi-chip moduler (MCMs) som tillåter sex zEC12 chips att vara på en enda modul. Varje MCM har två delade cachechips som gör att processorer på MCM kan anslutas med 40 GB/s länkar. Ett zEC12-chip drar i området 300 W och MCM kyls av en vätskekylningsmekanism som kan 1800 W.
De olika modellerna av zEnterprise System har olika antal aktiva kärnor. För att åstadkomma detta kan vissa processorer i varje MCM ha sin femte och/eller sjätte kärna inaktiverad.