IBM z13 (mikroprocessor)
| Allmän information | |
|---|---|
| Lanserades | 2015 |
| Designad av | IBM |
| Vanliga tillverkare | |
| Prestanda | |
| Max. CPU klockfrekvens | 5 GHz |
| Cache | |
| L1 cache |
96 KB instruktion 128 KB data per kärna |
| L2 cache |
2 MB instruktion 2 MB data per kärna |
| L3 cache |
64 MB delade |
| Arkitektur och klassificering | |
| Tekniknod | 22 nm |
| Instruktionsuppsättning | z/Arkitektur |
| Fysiska specifikationer | |
| Kärnor |
|
| Historia | |
| Företrädare | zEC12 |
| Efterträdare | z14 |
z13 är en mikroprocessor tillverkad av IBM för deras z13 stordatorer , tillkännagiven den 14 januari 2015. Tillverkad på GlobalFoundries East Fishkill, New York tillverkningsanläggning (tidigare IBMs egen fabrik) . IBM uppgav att det är världens snabbaste mikroprocessor och är cirka 10% snabbare än sin föregångare zEC12 i allmänhet entrådig datoranvändning, men betydligt mer när man gör specialiserade uppgifter.
IBM z13 är den sista z Systems-servern som stöder körning av ett operativsystem i ESA/390-arkitekturläge. Alla 24-bitars och 31-bitars problemtillståndsprogram som ursprungligen skrevs för att köras på ESA/390-arkitekturen påverkas dock inte av denna ändring.
Beskrivning
Processor Unit chip (PU-chip) har en yta på 678 mm 2 och innehåller 3,99 miljarder transistorer . Den är tillverkad med IBM:s 22 nm CMOS- kisel-på-isolatortillverkningsprocess , med 17 metallskikt och stödhastigheter på 5,0 GHz , vilket är lägre än föregångaren zEC12. PU-chippet kan ha sex, sju eller åtta kärnor (eller "processorenheter" på IBM:s språkbruk) aktiverade beroende på konfiguration. PU-chippet är förpackat i en enkelchipsmodul, en avvikelse från IBM:s tidigare stordatorprocessorer, som var monterade på stora multichipmoduler . En datorlåda består av sex PU-chips och två Storage Controller (SC)-chips.
Kärnorna implementerar CISC z/Architecture med en superskalär , ur funktion pipeline . Den har faciliteter relaterade till transaktionsminne och nya funktioner som tvåvägs simultan multithreading (SMT), 139 nya SIMD- instruktioner, datakomprimering , förbättrad kryptografi och logisk partitionering . Kärnorna har många andra förbättringar som en ny superskalär pipeline, on-chip cachedesign och felkorrigering.
Instruktionspipelinen har en instruktionskö som kan hämta 6 instruktioner per cykel; och utfärda upp till 10 instruktioner per cykel. Varje kärna har en privat 96 KB L1-instruktionscache , en privat 128 KB L1-datacache, en privat 2 MB L2-cache- instruktionscache och en privat 2 MB L2-datacache. Dessutom finns en 64 MB delad L3-cache implementerad i eDRAM .
Z13-chippet har ombord flerkanaligt DDR3 RAM- minneskontroller som stöder en RAID -liknande konfiguration för att återställa från minnesfel. Z13 inkluderar också två GX-bussar samt två nya Gen 3 PCIe-kontroller för åtkomst till värdkanaladaptrar och kringutrustning.
Vektor anläggning
z13-processorn stöder en ny vektorfunktionsarkitektur. Den lägger till 32 vektorregister, vart och ett 128 bitar brett; de befintliga 16 flyttalsregistren överlagras på de nya vektorregistren. Den nya arkitekturen lägger till över 150 nya instruktioner för att arbeta med data i vektorregister, inklusive heltals-, flyttals- och strängdatatyper. z13-implementeringen inkluderar två oberoende SIMD- enheter för att arbeta på vektordata.
Förvaringskontroll
En beräkningslåda består av två kluster. Varje kluster består av tre PU-chips och ett Storage Controller-chip (SC-chip). Även om varje PU-chip har 64 MB L3-cache som delas av de 8 kärnorna och andra on-die-faciliteter lägger SC-chipet till 480 MB off-die L4-cache som delas av tre PU-chips. De två SC-chippen lägger till totalt 960 MB L4-cache per låda. SC-chippen hanterar även kommunikationen mellan seten med tre PU-chips och till andra lådor. SC-chippet är tillverkat på samma 22 nm-process som z13 PU-chipset, har 15 metallskikt, mäter 28,4 × 23,9 mm (678 mm 2 ), består av 7,1 miljarder transistorer och går på halva klockfrekvensen av CP-chippet.