IBM z14 (mikroprocessor)
| Allmän information | |
|---|---|
| Lanserades | 2017 |
| Designad av | IBM |
| Vanliga tillverkare | |
| Prestanda | |
| Max. CPU klockfrekvens | 5,2 GHz |
| Cache | |
| L1 cache |
128 KB instruktion 128 KB data per kärna |
| L2 cache |
2 MB instruktion 4 MB data per kärna |
| L3 cache |
128 MB delat |
| Arkitektur och klassificering | |
| Tekniknod | 14 nm |
| Instruktionsuppsättning | z/Arkitektur |
| Fysiska specifikationer | |
| Kärnor |
|
| Historia | |
| Företrädare | z13 |
| Efterträdare | z15 |
z14 är en mikroprocessor tillverkad av IBM för deras z14 stordatorer , tillkännagiven den 17 juli 2017. Tillverkad på GlobalFoundries East Fishkill, New York tillverkningsanläggning. IBM uppgav att det är världens snabbaste mikroprocessor med klockfrekvens på 5,2 GHz, med 10 % ökad prestanda per kärna och 30 % för hela chippet jämfört med föregångaren z13 .
Beskrivning
Processor Unit chip (PU-chip) har en yta på 696 mm 2 (25,3 × 27,5 mm) och består av 6,1 miljarder transistorer . Den är tillverkad med hjälp av GlobalFoundries 14 nm FinFET- kisel på isolatortillverkningsprocess , med 17 lager av metall och stödhastigheter på 5,2 GHz , vilket är högre än dess föregångare, z13. PU-chippet har 10 kärnor men kan ha 7–10 kärnor (eller "processorenheter" på IBM:s språkbruk) aktiverade beroende på konfiguration. Z14-kärnorna stöder tvåvägs simultan multithreading för fler applikationer än tidigare tillgängliga.
PU-chippet är förpackat i en enkelchipsmodul, vilket är samma som sin föregångare, men ett avsteg från tidigare konstruktioner som monterades på stora multichipmoduler . En datorlåda består av sex PU-chips och ett Storage Controller (SC)-chip som innehåller L4-cachen.
Kärnorna implementerar CISC z/Architecture med en superskalär , ur funktion pipeline . Nytt i z14 är en kryptografisk samprocessor , kallad CPACF, ansluten till varje kärna, som används för generering av slumptal , hashing , kryptering och dekryptering och komprimering. Ytterligare förbättringar inkluderar en optimering av kärnans pipeline, fördubbling av cacherna på chipet, bättre grenförutsägelse , en ny decimal aritmetisk SIMD- motor designad för att öka COBOL och PL/I- kod, en "bevakad lagringsanläggning" som hjälper Java - applikationer under sophämtning , och andra förbättringar som ökar kärnornas prestanda jämfört med föregångarna.
Instruktionspipelinen har en instruktionskö som kan hämta 6 instruktioner per cykel; och utfärda upp till 10 instruktioner per cykel. Varje kärna har en privat 128 KB L1-instruktionscache , en privat 128 KB L1-datacache, en privat 2 MB L2-instruktionscache och en privat 4 MB L2-datacache. Dessutom finns en 128 MB delad L3-cache implementerad i eDRAM .
Z14-chippet har ombord flerkanaligt DDR4 RAM- minneskontroller som stöder en RAID -liknande konfiguration för att återställa från minnesfel. Z14 inkluderar även två GX-bussar samt två nya Gen 3 PCIe-kontroller för åtkomst till värdkanaladaptrar och kringutrustning. PU-chipsen har tre X-bussar för kommunikation till tre närliggande PU-chips och SC-chippet.
Förvaringskontroll
En beräkningslåda består av två kluster. Varje kluster består av antingen två eller tre PU-chips. De två klustren delar ett enda Storage Controller-chip (SC-chip). Även om varje PU-chip har 128 MB L3-cache som delas av de 10 kärnorna och andra on-die-faciliteter, lägger SC-chipet till 672 MB off-die eDRAM L4-cache som delas av de sex PU-chipsen i lådan. SC-chipsen hanterar även kommunikationen mellan seten med tre PU i lådan samt kommunikation mellan lådor med hjälp av A-Bus. SC-chippet är tillverkat på samma 14 nm-process som z14 PU-chipset, har 17 metalllager, mäter på samma sätt 25,3 × 27,5 mm (696 mm 2 ), men består av 9,7 miljarder transistorer på grund av mängden L4-minne och går på hälften PU-chippets klockfrekvens.