Bearbeta hörn
Inom halvledartillverkning är ett processhörn ett exempel på en design-of-experiments (DoE) -teknik som hänvisar till en variation av tillverkningsparametrar som används för att tillämpa en integrerad kretsdesign på en halvledarskiva . Processhörn representerar ytterligheterna av dessa parametervariationer inom vilka en krets som har etsats på skivan måste fungera korrekt. En krets som körs på enheter tillverkade vid dessa processhörn kan köras långsammare eller snabbare än specificerat och vid lägre eller högre temperaturer och spänningar, men om kretsen inte fungerar alls vid någon av dessa processextremer anses designen ha otillräcklig designmarginal .
För att verifiera robustheten hos en integrerad kretsdesign kommer halvledartillverkare att tillverka hörnpartier , som är grupper av wafers som har fått processparametrar justerade enligt dessa ytterligheter, och kommer sedan att testa enheterna gjorda av dessa speciella wafers i varierande steg av miljöförhållanden. , såsom spänning, klockfrekvens och temperatur, applicerade i kombination (två eller ibland alla tre tillsammans) i en process som kallas karakterisering . Resultaten av dessa tester plottas med hjälp av en grafisk teknik som kallas en shmoo-plot som tydligt indikerar gränsen bortom vilken en enhet börjar misslyckas för en given kombination av dessa miljöförhållanden.
Hörnlotsanalys är mest effektiv inom digital elektronik på grund av den direkta effekten av processvariationer på hastigheten för transistoromkoppling under övergångar från ett logiskt tillstånd till ett annat, vilket inte är relevant för analoga kretsar, såsom förstärkare.
Betydelse för digital elektronik
I Very-Large-Scale Integration (VLSI) integrerad kretsmikroprocessordesign och halvledartillverkning representerar ett processhörn en variation på tre eller sex sigma från nominella dopningskoncentrationer (och andra parametrar) i transistorer på en kiselskiva . Denna variation kan orsaka betydande förändringar i arbetscykeln och svänghastigheten för digitala signaler, och kan ibland resultera i katastrofala fel i hela systemet.
Variationer kan uppstå av många anledningar, såsom smärre förändringar i luftfuktigheten eller temperaturen i renrummet när wafers transporteras, eller på grund av formens läge i förhållande till waferns mitt.
Typer av hörn
När vi arbetar i den schematiska domänen arbetar vi vanligtvis bara med front end of line (FEOL) processhörn eftersom dessa hörn kommer att påverka enheternas prestanda. Men det finns en ortogonal uppsättning processparametrar som påverkar back end of line (BEOL) parasiter.
FEOL hörn
En namnkonvention för processhörn är att använda tvåbokstavsbeteckningar, där den första bokstaven hänvisar till N-kanals MOSFET ( NMOS ) hörn och den andra bokstaven hänvisar till P-kanalens ( PMOS ) hörn. I den här namnkonventionen finns tre hörn: typiska , snabba och långsamma . Snabba och långsamma kurvor uppvisar bärarrörlighet som är högre respektive lägre än normalt. Till exempel, ett hörn betecknat som FS betecknar snabba NFET:er och långsamma PFET:er.
Det finns därför fem möjliga hörn: typiska-typiska (TT) (inte egentligen ett hörn av en n vs. p-mobilitetsgraf, men kallas ett hörn i alla fall), snabb-snabb (FF), långsam-långsam (SS), snabb -långsam (FS) och långsam-snabb (SF). De första tre hörnen (TT, FF, SS) kallas jämna hörn, eftersom båda typerna av enheter påverkas jämnt och i allmänhet inte negativt påverkar kretsens logiska korrekthet. De resulterande enheterna kan fungera vid långsammare eller snabbare klockfrekvenser och lagras ofta som sådana. De två sista hörnen (FS, SF) kallas "skeva" hörn och är anledning till oro. Detta beror på att en typ av FET kommer att växla mycket snabbare än den andra, och denna form av obalanserad växling kan göra att en kant av utgången har mycket mindre svängning än den andra kanten. Låsanordningar kan då registrera felaktiga värden i den logiska kedjan.
BEOL hörn
Utöver själva FET :erna finns det fler effekter på chipvariationer (OCV) som visar sig vid mindre teknologinoder . Dessa inkluderar process-, spännings- och temperaturvariationseffekter (PVT) på chip-interconnect, såväl som via strukturer.
Extraktionsverktyg har ofta ett nominellt hörn för att återspegla det nominella tvärsnittet av processmålet. Sedan skapades hörnen cbest och cworst för att modellera de minsta och största tvärsnitten som finns i den tillåtna processvariationen. Ett enkelt tankeexperiment visar att det minsta tvärsnittet med det största vertikala avståndet ger den minsta kopplingskapacitansen. CMOS Digitala kretsar var mer känsliga för kapacitans än motstånd så denna variation var till en början acceptabel. När processer utvecklades och resistansen hos ledningar blev mer kritisk, skapades ytterligare rcbest och rcworst för att modellera minsta och maximala tvärsnittsytor för motstånd. Men den ena förändringen är att tvärsnittsresistansen inte är beroende av oxidtjocklek (vertikalt avstånd mellan trådar) så för rcbest används den största och för rcworst används den minsta.
Redovisning av hörn
För att bekämpa dessa variationseffekter tillhandahåller moderna tekniska processer ofta SPICE- eller BSIM -simuleringsmodeller för alla (eller åtminstone TT, FS och SF) processhörn, vilket gör det möjligt för kretsdesigners att upptäcka hörnskevningseffekter innan designen läggs ut. , samt post-layout (genom parasitextraktion ), innan den tejpas ut .