Processvariation (halvledare)

Processvariation är den naturligt förekommande variationen i transistorernas attribut (längd , bredd, oxidtjocklek) när integrerade kretsar tillverkas . Mängden processvariation blir särskilt uttalad vid mindre processnoder (<65 nm) eftersom variationen blir en större procentandel av enhetens fulla längd eller bredd och när funktionsstorlekarna närmar sig de grundläggande dimensionerna såsom storleken på atomer och våglängden av användbart ljus för mönstring av litografimasker.

Processvariation orsakar mätbar och förutsägbar varians i utgångsprestandan för alla kretsar men särskilt analoga kretsar på grund av oöverensstämmelse. Om variansen gör att den uppmätta eller simulerade prestandan för ett visst utdatamått (bandbredd, förstärkning, stigtid, etc.) faller under eller stiger över specifikationen för den specifika kretsen eller enheten, minskar det totala utbytet för den uppsättningen enheter .

Historia

Det första omnämnandet av variation i halvledare var av William Shockley , meduppfinnaren av transistorn, i hans 1961 analys av sammanbrott i korsningen.

En analys av systematisk variation utfördes av Schemmert och Zimmer 1974 med deras uppsats om tröskelspänningskänslighet. Denna forskning undersökte effekten som oxidtjockleken och implantationsenergin hade på tröskelspänningen för MOS - enheter.

källor till variationer 1) gateoxidtjocklek 2) slumpmässiga dopantfluktuationer 3) Enhetsgeometri, Litografi i nanometerregion

Karakterisering

Halvledargjuterier utför analyser av variabiliteten hos transistorernas attribut (längd, bredd, oxidtjocklek, etc.) för varje ny processnod. Dessa mätningar registreras och tillhandahålls till kunder såsom fabellösa halvledarföretag. Denna uppsättning filer kallas i allmänhet för "modellfiler" i branschen och används av EDA-verktyg för simulering av design.

FEOL

Vanligtvis inkluderar processmodeller (exempel HSPICE ) processhörn baserade på F ront E nd O f Line - förhållanden . Dessa är ofta centrerade vid en typisk eller nominell punkt och kommer också att innehålla snabba och långsamma hörn ofta separerade i Ntype- och Ptype-hörn som påverkar de icke-linjära aktiva N+ / P+-enheterna på olika sätt. Exempel är TT för nominella N+ och P+ transistorer, FF för snabba N+ och P+ transistorer, FS för snabba N+ och långsamma P+ transistorer, etc.

BEOL

Vid modellering av parasitkabeln levereras ofta en ortogonal uppsättning processhörn med parasitextraktionsdäcket. (Exempel STAR-RC extraktionsdäck). Dessa hörn är vanligtvis listade som Typiska/Nominella för målvärdet och Cbest/Cworst-hörn för variationerna i: ledartjocklek, ledarbredd och ledaroxidtjocklek som resulterar i den minsta/mest kapacitansen på kablaget. Ofta levereras ett extra hörn som kallas RCbest och RCworst som väljer ledarparametrarna som resulterar i Bästa (lägsta) och sämsta (högsta) ledningsresistans för tjocklek och bredd, och sedan adderar oxidtjockleken som lägger till Bästa (lägsta) och Sämsta (högsta) kapacitansen på grund av oxidtjockleken eftersom detta värde inte är direkt korrelerat till ledningsresistans.

Lösningar och lösningar

Statistisk analys

Designers som använder detta tillvägagångssätt kör från tiotals till tusentals simuleringar för att analysera hur utsignalerna från kretsen kommer att bete sig enligt den uppmätta variabiliteten hos transistorerna för den specifika processen. De uppmätta kriterierna för transistorer registreras i modellfiler som ges till konstruktörer för att simulera deras kretsar före simulering.

Det mest grundläggande tillvägagångssättet som används av designers är att öka storleken på enheter som är känsliga för missmatchning.

Topologioptimering

Detta används för att minska variation på grund av polering etc.

Mönstertekniker

För att minska ojämnheten hos linjekanterna används avancerade litografitekniker .

Se även

externa länkar