Logisk ansträngning

Metoden för logisk ansträngning , en term som myntades av Ivan Sutherland och Bob Sproull 1991, är en enkel teknik som används för att uppskatta fördröjning i en CMOS- krets. Om den används på rätt sätt kan den hjälpa till vid val av grindar för en given funktion (inklusive antalet nödvändiga steg) och dimensionering av grindar för att uppnå minsta möjliga fördröjning för en krets.

Härledning av fördröjning i en logisk gate

Fördröjning uttrycks i termer av en grundläggande fördröjningsenhet, τ = 3RC , fördröjningen av en växelriktare som driver en identisk växelriktare utan någon ytterligare kapacitans som adderas av sammankopplingar eller andra belastningar; det enhetslösa numret som är associerat med detta kallas den normaliserade fördröjningen . (Vissa författare föredrar att definiera den grundläggande fördröjningsenheten som fanout på 4 fördröjningar - fördröjningen av en växelriktare som driver 4 identiska växelriktare). Den absoluta fördröjningen definieras då helt enkelt som produkten av den normaliserade fördröjningen av grinden, d , och τ :

$d_{abs}=d\cdot \tau$

I en typisk 600-nm process är τ ca 50 ps. För en 250-nm process är τ cirka 20 ps. I moderna 45 nm-processer är fördröjningen cirka 4 till 5 ps.

Den normaliserade fördröjningen i en logisk grind kan uttryckas som en summering av två primära termer: normaliserad parasitisk fördröjning , p (som är en inneboende fördröjning av grinden och kan hittas genom att betrakta grinden som driver utan belastning) och stegansträngning , f (vilket är beroende av belastningen som beskrivs nedan). Följaktligen,

$d=f+p$

Stegansträngningen är uppdelad i två komponenter: en logisk ansträngning , g , som är förhållandet mellan ingångskapacitansen för en given grind och den för en växelriktare som kan leverera samma utström (och därmed är en konstant för en viss klass av gate och kan beskrivas som att fånga de inneboende egenskaperna hos grinden), och en elektrisk kraft , h , som är förhållandet mellan ingångskapacitansen för lasten och den för grinden. Observera att "logisk ansträngning" inte tar hänsyn till belastningen och därför har vi termen "elektrisk ansträngning" som tar hänsyn till belastningen. Sceninsatsen är då helt enkelt:

$f=gh$

Att kombinera dessa ekvationer ger en grundläggande ekvation som modellerar den normaliserade fördröjningen genom en enda logisk grind:

$d=gh+p$

Procedur för att beräkna den logiska ansträngningen för ett enda steg

CMOS-växelriktare längs den kritiska vägen är typiskt utformade med ett gamma som är lika med 2. Med andra ord är växelriktarens pFET utformad med dubbelt så stor bredd (och därför två gånger kapacitansen) som växelriktarens nFET, för att få ungefär samma pFET-resistans som nFET-resistans, för att få ungefär lika stor pull-up-ström som pull-down-ström.

Välj storlekar för alla transistorer så att grindens utgångsdrift är lika med utgångsdriften hos en växelriktare byggd av en storlek 2 PMOS och en storlek 1 NMOS.

Utgångsdriften för en grind är lika med minimum - över alla möjliga kombinationer av ingångar - av grindens utgångsdrift för den ingången.

Utgångsdriften för en grind för en given ingång är lika med drivenheten vid dess utgångsnod.

Drivningen vid en nod är lika med summan av drivningarna för alla transistorer som är aktiverade och vars emitter eller kollektor är i kontakt med noden i fråga. En PMOS-transistor är aktiverad när dess gate-spänning är 0. En NMOS-transistor är aktiverad när dess gate-spänning är 1.

När storlekar väl har valts är den logiska ansträngningen för utgången från grinden summan av bredderna på alla transistorer vars emitter eller kollektor är i kontakt med utgångsnoden. Den logiska ansträngningen för varje ingång till grinden är summan av bredderna på alla transistorer vars grind är i kontakt med den ingångsnoden.

Den logiska ansträngningen för hela grinden är förhållandet mellan dess logiska utgående ansträngning och summan av dess logiska ingångsförsök.

Flerstegs logiska nätverk

En stor fördel med metoden för logisk ansträngning är att den snabbt kan utökas till kretsar som består av flera steg. Den totala normaliserade vägfördröjningen D kan uttryckas i termer av en total vägansträngning , F , och vägens parasitfördröjning P (som är summan av de individuella parasitfördröjningarna):

$D=NF^{1/N}+P$

Banansträngningen uttrycks i termer av den logiska vägansträngningen G (produkten av grindarnas individuella logiska ansträngningar) och den elektriska vägansträngningen H (förhållandet mellan vägens belastning och dess ingångskapacitans).

För stigar där varje grind endast driver en ytterligare grind (dvs nästa grind i banan),

$F=GH$

För kretsar som förgrenar sig måste dock en ytterligare förgreningsansträngning , b , beaktas; det är förhållandet mellan den totala kapacitansen som drivs av grinden och kapacitansen på banan av intresse:

$b={\frac {C_{onpath}+C_{offpath}}{C_{onpath}} }$

Detta ger en vägförgreningsansträngning B som är produkten av de individuella stegförgreningsinsatserna; den totala väginsatsen är då

$F=GHB$

Det kan ses att b = 1 för grindar som endast driver en ytterligare grind, fixerar B = 1 och gör att formeln reduceras till den tidigare icke-grenade versionen.

Minsta fördröjning

Det kan visas att i flerstegs logiska nätverk kan minsta möjliga fördröjning längs en speciell väg uppnås genom att utforma kretsen så att stegansträngningarna är lika. För en given kombination av grindar och en känd last är B , G och H alla fixerade vilket gör att F fixeras; därför bör de enskilda grindarna dimensioneras så att de individuella sceninsatserna är

$f=F^{1/N}$

där N är antalet steg i kretsen.

Exempel

Fördröjning i en växelriktare

En CMOS-växelriktarkrets.

Per definition är den logiska ansträngningen g för en växelriktare 1. Om växelriktaren driver en ekvivalent växelriktare är den elektriska ansträngningen h också 1.

Den parasitiska fördröjningen p för en växelriktare är också 1 (detta kan hittas genom att överväga växelriktarens Elmore-fördröjningsmodell ).

Därför är den totala normaliserade fördröjningen för en växelriktare som driver en likvärdig växelriktare

$d=gh+p=(1)(1)+1=2$

Fördröjning i NAND- och NOR-grindar

Den logiska kraften för en NAND-grind med två ingångar beräknas vara g = 4/3 eftersom en NAND-grind med ingångskapacitans 4 kan driva samma ström som växelriktaren kan, med ingångskapacitans 3. På liknande sätt kan den logiska kraften för en tvåa -ingång NOR-grind kan hittas vara g = 5/3. På grund av den lägre logiska ansträngningen är NAND-grindar typiskt föredragna framför NOR-grindar.

För större grindar är den logiska insatsen följande:

Logisk ansträngning för ingångar av statiska CMOS-grindar, med gamma = 2

	Antal ingångar
Porttyp	1	2	3	4	5	n
Inverter	1	N/A	N/A	N/A	N/A	N/A
NAND	N/A	${\frac {4}{3}}$	${\frac {5}{3}}$	${\frac {6}{3}}$	${\frac {7}{3}}$	${\frac {n+2}{3}}$
INTE HELLER	N/A	${\frac {5}{3}}$	${\frac {7}{3}}$	${\frac {9}{3}}$	${\frac {11}{3}}$	${\frac {2n+1}{3}}$

Den normaliserade parasitfördröjningen för NAND- och NOR-grindar är lika med antalet ingångar.

Därför är den normaliserade fördröjningen av en NAND-grind med två ingångar som driver en identisk kopia av sig själv (så att den elektriska ansträngningen är 1)

$d=gh+p=(4/3)(1)+2=10/3$

och för en NOR-grind med två ingångar är fördröjningen

$d=gh+p=(5/3)(1)+2=11/3$

Vidare läsning

•   Sutherland, Ivan E.; Sprull, Robert F.; Harris, David F. (1999). Logisk ansträngning: Designa snabba CMOS-kretsar . Morgan Kaufmann. ISBN 1-55860-557-6 .
•   Weste, Neil HE; Harris, David (2011). CMOS VLSI Design: A Circuits and Systems Perspective, 3:e upplagan . Pearson/Addison-Wesley. ISBN 0-321-54774-8 .