UNIVAC LARC
UNIVAC LARC , förkortning för Livermore Advanced Research Computer , är en stordator designad för ett krav publicerat av Edward Teller för att köra hydrodynamiska simuleringar för kärnvapendesign . Det var en av de tidigaste superdatorerna .
LARC stödde multiprocessing med två processorer (kallade datorer ) och en in-/utgångsprocessor (I/O) (kallad processor ). Två LARC-maskiner byggdes, den första levererades till Livermore i juni 1960 och den andra till marinens David Taylor Model Basin . Båda exemplen hade bara en dator , så inga multiprocessor-LARC byggdes någonsin.
LARC-processorerna kunde utföra addition på cirka 4 mikrosekunder, motsvarande cirka 250 kIPS hastighet. Detta gjorde den till den snabbaste datorn i världen fram till 1962 då IBM 7030 tog titeln. 7030 började som IBM :s deltagande i LARC-tävlingen, men Teller valde den enklare Univac framför den mer riskfyllda IBM-designen.
Beskrivning
LARC var en decimal stordator med 48 bitar per ord . Den använde bi-kinärt kodad decimalaritmetik med fyra bitar per siffra , vilket möjliggör 11-siffriga signerade tal . Instruktionerna var 48 bitar långa, en per ord. Varje siffra i maskinen hade en paritetsbit för felkontroll , vilket betyder att varje ord upptog 60 bitar (48 bitar för data med 12 bitar för paritetskontroll ). Grundkonfigurationen hade 26 allmänna register , som kunde utökas till 99. Allmänna register hade en åtkomsttid på en mikrosekund.
LARC vägde cirka 115 000 pund (58 korta ton; 52 t).
Den grundläggande konfigurationen hade en dator och LARC kunde utökas till en multiprocessor med en andra dator .
Processorn är en oberoende CPU (med en annan instruktionsuppsättning än datorns ) och ger kontroll för 12 till 24 magnetiska trumlagringsenheter , fyra till fyrtio UNISERVO II-bandenheter, två elektroniska sidspelare (en 35 mm filmkamera vänd mot en katod- ray tube), en eller två höghastighetsskrivare och en höghastighets hålkortsläsare.
LARC använde kärnminnesbanker på 2500 ord vardera, inrymde fyra banker per minnesskåp. Den grundläggande konfigurationen hade åtta kärnor (två skåp), 20 000 ord. Minnet kunde utökas till maximalt 39 kärnbanker (tio skåp med en tom bank), 97 500 ord. Kärnminnet hade en paritetsbit på varje siffra för felkontroll, vilket resulterade i 60 bitar per minnesord. Kärnminnet hade en åtkomsttid på 8 mikrosekunder och en cykeltid på 4 mikrosekunder. Varje bank fungerade självständigt och kunde påbörja en ny åtkomst i vilken 4-mikrosekundscykel som helst när den inte redan var upptagen. Genom att korrekt interfoliera åtkomster till olika banker skulle minnet kunna upprätthålla en effektiv åtkomsttid på 4 mikrosekunder vid varje åtkomst (t.ex. instruktionsåtkomst i en bankdata i en annan).
Dataöverföringsbussen som förbinder de två datorerna och processorn till kärnminnet multiplexerades för att maximera genomströmningen; varje busscykel på 4 mikrosekunder delades upp i åtta tidsluckor på 500 nanosekunder:
- Processor - instruktioner och data
- Dator 1 - instruktioner
- Dator 2 - data
- I/O DMA Synchronizer - data
- Inte använd
- Dator 2 - instruktioner
- Dator 1 - data
- I/O DMA Synchronizer - data
Kärnminnessystemet upprätthåller ett system med förreglingar och prioriteringar för att undvika samtidig åtkomst av samma minnesbank av flera sektioner av systemet (datorer, processorer och I /O DMA Synchronizers ) utan konflikter eller dödlägen . En minnesbank är inte tillgänglig under en cykel på 4 mikrosekunder efter att ha adresserats av någon del av systemet. Om en annan sektion försöker adressera samma minnesbank under denna tid är den låst och måste vänta, försök sedan igen i nästa 4-mikrosekundscykel. För att förhindra dödläge och timeout i I/O-systemet tillämpas följande prioriteringar:
- I/O DMA Synchronizer - högst
- Processor
- Dator s - lägst
Om en sektion med högre prioritet låses ute i en 4-mikrosekundscykel, när den försöker igen i nästa 4-mikrosekundscykel, förhindras alla sektioner med lägre prioritet från att påbörja en ny cykel på den minnesbanken tills sektionen med högre prioritet har slutfört sin åtkomst.
LARC byggdes med ytbarriärtransistorer, som redan var föråldrade när det första systemet levererades. LARC var en mycket snabb dator för sin tid. Dess additionstid var 4 mikrosekunder, multiplikationstiden var 8 mikrosekunder och divisionstiden var 28 mikrosekunder. Det var den snabbaste datorn 1960–61, tills IBM 7030 tog titeln.
Se även
Vidare läsning
- Lukoff, Herman (1979). From Dits to Bits: En personlig historia av den elektroniska datorn . Portland, Oregon, USA: Robotics Press. ISBN 0-89661-002-0 . LCCN 79-90567 .
externa länkar
- Margaret R. Fox Papers, 1935–1976 , Charles Babbage Institute , University of Minnesota. samlingen innehåller rapporter, inklusive den ursprungliga rapporten om ENIAC, UNIVAC och många tidiga interna verksamhetsrapporter från National Bureau of Standards (NBS); memoranda om och historia av SEAC, SWAC och DYSEAC; programmeringsinstruktioner för UNIVAC, LARC och MIDAC; patentutvärderingar och upplysningar som är relevanta för datorer; systembeskrivningar; tal och artiklar skrivna av Margaret Fox kollegor.
- Universal automatisk datormodell LARC
- LARC Manualer och dokumentation