POWER4

POWER4

POWER4 SCM
Allmän information
Lanserades	2001
Designad av	IBM
Prestanda
Max. CPU klockfrekvens	1,1 GHz till 1,9 GHz
Cache
L1 cache	64+32 kB/kärna
L2 cache	1,41 MB/chip
L3 cache	32 MB av chip
Arkitektur och klassificering
Tekniknod	180 nm till 130 nm
Instruktionsuppsättning	PowerPC (PowerPC v.2.00/01)
Fysiska specifikationer
Kärnor	2
Historia
Företrädare	POWER3 , RS64
Efterträdare	POWER5

POWER4 är en mikroprocessor utvecklad av International Business Machines (IBM) som implementerade 64 - bitars PowerPC och PowerPC AS instruktionsuppsättningsarkitekturer . POWER4, som släpptes 2001, efterträdde mikroprocessorerna POWER3 och RS64 , vilket gjorde det möjligt för RS/6000- och eServer iSeries-modeller av AS/400- datorservrar att köras på samma processor, som ett steg mot att konvergera de två linjerna. POWER4 var en med flera kärnor , med två kärnor på en enda dyna, den första icke-inbäddade mikroprocessorn som gjorde det. POWER4 Chip var det första kommersiellt tillgängliga multiprocessorchipset. Den ursprungliga POWER4 hade en klockhastighet på 1,1 och 1,3 GHz, medan en förbättrad version, POWER4+, nådde en klockhastighet på 1,9 GHz. PowerPC 970 är ett derivat av POWER4.

Funktionell layout

Det logiska schemat för POWER4-kärnan

Det logiska schemat för POWER4-processorn

POWER4 har en enhetlig L2-cache, uppdelad i tre lika delar. Var och en har sin egen oberoende L2-kontroller som kan mata 32 byte data per cykel. Core Interface Unit (CIU) ansluter varje L2-kontroller till antingen datacache eller instruktionscache i någon av de två processorerna. Den icke-cachebara (NC)-enheten är ansvarig för att hantera instruktionsserialiseringsfunktioner och utföra alla icke-cache-bara operationer i lagringstopologin. Det finns en L3 cache-kontroller, men det faktiska minnet är off-chip. GX-bussstyrenheten styr I/O-enhetskommunikation, och det finns två 4-byte breda GX-bussar, en inkommande och den andra utgående. Tygkontrollern är huvudkontrollern för nätverket av bussar, som styr kommunikation för båda L1/L2-kontroller, kommunikation mellan POWER4-chips {4-vägs, 8-vägs, 16-vägs, 32-vägs} och POWER4 MCM. Trace-and-Debug, som används för First Failure Data Capture, tillhandahålls. Det finns också en inbyggd självtestfunktion (BIST) och en prestandaövervakningsenhet (PMU). Power-on reset (POR) stöds.

Utförandeenheter

POWER4 implementerar en superskalär mikroarkitektur genom högfrekvent spekulativ exekvering i oordning med åtta oberoende exekveringsenheter. De är: två flyttalsenheter (FP1-2), två lastlagerenheter (LD1-2), två enheter med fast punkt (FX1-2), en filialenhet (BR) och en villkorsregisterenhet ( CR). Dessa exekveringsenheter kan utföra upp till åtta operationer per klocka (inte inklusive BR- och CR-enheterna):

• varje flyttalsenhet kan utföra en sammansmält multiplikation – addera per klocka (två operationer),
• varje lastlagerenhet kan utföra en instruktion per klocka,
• varje fixpunktsenhet kan utföra en instruktion per klocka.

Pipelinestadierna är:

• Branch Prediction
• Instruktion Hämta
• Avkoda, crack och gruppbildning
• Grupputskick och instruktionsfråga
• Drift av last-förrådsenhet
  • Ladda Hit Store
  • Store Hit Load
  • Ladda Hit Ladda
• Instruktionsutförande Pipeline

Multi-chip konfiguration

POWER4 kom också i en konfiguration med en multichipmodul (MCM) innehållande fyra POWER4-matriser i ett enda paket, med upp till 128 MB delad L3 ECC-cache per MCM.

Parametriser

POWER4 180 nm@CMOS 8S3 SOI

Klocka GHz	1,3 GHz
Kraft	115 W	1,5 V @ 1,1 GHz
Transistorer		174 miljoner
Port L	90 nm
Grindoxid		2,3 nm
Metall-lager	tonhöjd	tjocklek
M1	500 nm	310 nm
M2	630 nm	310 nm
M3-M5	630 nm	20 nm
M6(MQ)	1260 nm	920 nm
M7(LM)	1260 nm	920 nm
Dielektrisk	~4.2
Vdd	1,6 V

POWER4+

POWER4+ SCM

POWER4+, som släpptes 2003, var en förbättrad version av POWER4 som kördes på upp till 1,9 GHz. Den innehöll 184 miljoner transistorer, mätta 267 mm ² , och tillverkades i en 0,13 µm SOI CMOS-process med åtta lager av kopparkoppling.

Se även

• PowerPC 970
• IBM Power mikroprocessorer

Anteckningar

• "Power4 fokuserar på minnesbandbredd". (6 oktober 1999). Mikroprocessorrapport .
• "IBM:s Power4-avtäckning fortsätter". (20 november 2000). Mikroprocessorrapport .
• "POWER4 System Microarchitecture" (PDF) . IBM. Arkiverad från originalet (PDF) 2013-11-07 . Hämtad 2012-06-07 .
•   JM Tendler; JS Dodson; JS Fields, Jr.; H. Le & B. Sinharoy (2002). "POWER4-systemmikroarkitektur" . IBM Journal of Research and Development . 46 (1): 5–26. doi : 10.1147/rd.461.0005 . ISSN 0018-8646 . Hämtad 2006-07-21 .
•   JD Warnock; JM Keaty; J. Petrovick; JG Clabes; CJ Kircher; BL Krauter; PJ Restle; BA Zoric & CJ Anderson (2002). "Kretsen och den fysiska designen av POWER4-mikroprocessorn" . IBM Journal of Research and Development . 46 (1): 27–52. doi : 10.1147/rd.461.0027 . ISSN 0018-8646 . Hämtad 2006-07-21 .