IBM z10

z10
Allmän information
Lanserades	2008
Designad av	IBM
Prestanda
Max. CPU klockfrekvens	4,4 GHz
Cache
L1 cache	; ; 64 KB instruktion 128 KB data per kärna
L2 cache	; 3 MB delade
L3 cache	; 24 MB delade
Arkitektur och klassificering
Tekniknod	65 nm
Instruktionsuppsättning	z/Arkitektur
Fysiska specifikationer
Kärnor	4;
Historia
Företrädare	z9
Efterträdare	z196

Z10 är ett mikroprocessorchip tillverkat av IBM för deras System z10 stordatorer , släppt 26 februari 2008. Det kallades "z6" under utvecklingen.

Beskrivning

Processorn implementerar CISC z/Architecture och har fyra kärnor . Varje kärna har en 64 KB L1-instruktionscache , en 128 KB L1-datacache och en 3 MB L2-cache (kallad L1.5-cache av IBM). Slutligen finns det en 24 MB delad L3-cache (av IBM kallad L2-cache).

Chippet mäter 21,7×20,0 mm och består av 993 miljoner transistorer tillverkade i IBMs 65 nm SOI -tillverkningsprocess (CMOS 11S), som stöder hastigheter på 4,4 GHz och över – mer än dubbelt så mycket klockhastighet som tidigare stordatorer – med en 15 FO4 -cykel.

Varje z10-chip har två 48 GB /s (48 miljarder byte per sekund) SMP-hubportar, fyra 13 GB/s minnesportar, två 17 GB/s I/O-portar och 8765 kontakter.

z10-processorn samutvecklades med och delar många designegenskaper med POWER6- processorn, såsom tillverkningsteknik, logikdesign, exekveringsenhet , flyttalsenheter, bussteknik ( GX-buss ) och pipelinedesignstil , dvs en högfrekvens , låg latens, djup (14 steg i z10), pipeline i ordning.

Emellertid är processorerna ganska olika i andra avseenden, såsom cachehierarki och koherens , SMP- topologi och -protokoll och chiporganisation. De olika ISA-erna resulterar i väldigt olika kärnor – det finns 894 unika z10-instruktioner, varav 75 % är implementerade helt i hårdvara. Z/Architecture är en CISC- arkitektur, bakåtkompatibel med IBM System/360 -arkitekturen från 1960-talet.

Tillägg till z/arkitekturen från den tidigare z9 EC -processorn inkluderar:

50+ nya instruktioner för förbättrad kodeffektivitet
optimering av mjukvara/hårdvara cache
stöd för 1 MB sidramar
decimal flyttal fullt implementerad i hårdvara.

Feldetektering och återställning betonas, med felkorrigerande kod (ECC) på L2- och L3-cacher och buffertar, och omfattande paritetskontroll på andra ställen; totalt över 20 000 felkontroller på chippet. Processorns tillstånd buffras på ett sätt som tillåter exakta kärnförsök för nästan alla maskinvarufel.

Lagringskontroll

Även om z10-processorn har on-die-faciliteter för symmetrisk multiprocessing (SMP), finns det ett dedikerat följeslagare som kallas SMP Hub Chip eller Storage Control (SC) som lägger till 24 MB off-die L3-cache och låter den kommunicera med andra z10 processorer och Hub Chips på 48 GB/s. Hub-chipet består av 1,6 miljarder transistorer och mäter 20,8×21,4 mm, med 7984 sammankopplingar. Designen gör det möjligt för varje processor att dela cache över två Hub-chips, för totalt 48 MB delad L3-cache.

Multi-chip modul

z10 EC MultiChip-modul

På System z10 Enterprise Class (EC) är z10-processorerna och Storage Control (SC)-chips monterade på multi-chip-moduler ( MCM). Varje z10 EC-system kan ha upp till fyra MCM. En MCM består av fem z10-processorer och två SC-chips, totalt sju chips per MCM. På grund av redundans, tillverkningsproblem och andra driftsfunktioner är inte alla kärnor tillgängliga för kunden. System z10 EC-modellerna E12, E26, E40 och E56, MCM har 17 tillgängliga kärnor (en, två, tre respektive fyra MCM), och modellen E64 har en MCM med 17 kärnor och tre med 20 kärnor.

Se även

externa länkar