Effektoptimering (EDA)

Effektoptimering är användningen av elektroniska designautomatiseringsverktyg för att optimera (minska) strömförbrukningen för en digital design, såsom den för en integrerad krets, samtidigt som funktionaliteten bevaras.

Introduktion och historia

Den ökande hastigheten och komplexiteten hos dagens konstruktioner innebär en betydande ökning av strömförbrukningen för mycket storskaliga integrationschips ( VLSI ) . För att möta denna utmaning har forskare utvecklat många olika designtekniker för att minska kraften. Komplexiteten hos dagens IC, med över 100 miljoner transistorer, klockade till över 1 GHz, innebär att manuell effektoptimering skulle vara hopplöst långsam och alltför sannolikt att innehålla fel. Datorstödd design (CAD) verktyg och metoder är obligatoriska.

En av nyckelfunktionerna som ledde till framgången med komplementär metalloxid-halvledare, eller CMOS -teknik, var dess inneboende låga strömförbrukning. Detta innebar att kretsdesigners och verktyg för elektronisk designautomation (EDA) hade råd att koncentrera sig på att maximera kretsprestanda och minimera kretsarean. En annan intressant egenskap hos CMOS-tekniken är dess fina skalningsegenskaper, som har tillåtit en stadig minskning av funktionsstorleken (se Moores lag ), vilket möjliggör fler och mer komplexa system på ett enda chip, som arbetar med högre klockfrekvenser. Oron för strömförbrukning kom in i samband med uppkomsten av de första bärbara elektroniska systemen i slutet av 1980-talet. På denna marknad är batterilivslängden en avgörande faktor för produktens kommersiella framgång. Ett annat faktum som blev uppenbart ungefär samtidigt var att den ökande integreringen av mer aktiva element per formarea skulle leda till oöverkomligt stor energiförbrukning för en integrerad krets. En hög absolut effektnivå är inte bara oönskad av ekonomiska och miljömässiga skäl, utan det skapar också problemet med värmeavledning. För att hålla enheten i drift vid acceptabla temperaturnivåer kan överdriven värme kräva dyra värmeavlägsnande system.

Dessa faktorer har bidragit till ökningen av kraften som en viktig designparameter i paritet med prestanda och formstorlek. Faktum är att strömförbrukningen betraktas som den begränsande faktorn i den fortsatta skalningen av CMOS-teknik. För att svara på denna utmaning har intensiv forskning under det senaste decenniet eller så gjorts för att utveckla verktyg för datorstödd design (CAD) som tar itu med problemet med effektoptimering. De första ansträngningarna riktades mot verktyg på krets- och logiknivå eftersom CAD-verktyg på denna nivå var mer mogna och det fanns ett bättre grepp om problemen. Idag är det mesta av forskningen för CAD-verktyg inriktad på system- eller arkitektonisk nivåoptimering, som potentiellt har en större total effekt, med tanke på bredden i deras tillämpning.

Tillsammans med optimeringsverktyg krävs effektiva tekniker för effektuppskattning, både som en absolut indikator på att kretsens förbrukning uppfyller ett visst målvärde och som en relativ indikator på effektförtjänsterna hos olika alternativ vid designrumsutforskning.

Effektanalys av CMOS-kretsar

Strömförbrukningen för digitala CMOS-kretsar betraktas generellt sett i termer av tre komponenter:

• Den dynamiska effektkomponenten , relaterad till laddning och urladdning av belastningskapacitansen vid gate-utgången.
• Kortslutningsströmkomponenten . _ Under övergången av utgångsledningen (av en CMOS-grind) från en spänningsnivå till den andra, finns det en tidsperiod då både PMOS- och NMOS-transistorerna är på, vilket skapar en väg från VDD till _jord .
• Den statiska kraftkomponenten , på grund av läckage, som finns även när kretsen inte växlar. Detta i sin tur består av två komponenter - gate-to-source-läckage , vilket är läckage direkt genom gate-isolatorn, mestadels genom tunnling, och source-drain-läckage som tillskrivs både tunneling och undertröskelledning. Bidraget från den statiska kraftkomponenten till det totala effektantalet växer mycket snabbt i den nuvarande eran av Deep Sub-Micrometre (DSM) Design .

Effekt kan uppskattas på ett antal detaljnivåer. De högre abstraktionsnivåerna är snabbare och hanterar större kretsar, men är mindre exakta. Huvudnivåerna inkluderar:

• Circuit Level Power Estimation, med hjälp av en kretssimulator som SPICE
• Statisk effektuppskattning använder inte indatavektorerna, men kan använda indatastatistiken. Analogt med statisk timinganalys .
• Effektuppskattning på logisk nivå, ofta kopplad till logisk simulering .
• Analys på registeröverföringsnivå. Snabb och hög kapacitet, men inte lika exakt.

Effektoptimering på kretsnivå

En återgivning av en liten standardcell tagen från en större design som visar värmeeffekter som är direkt relaterade till strömförbrukningen.

Många olika tekniker används för att minska strömförbrukningen på kretsnivå. Några av de viktigaste är:

• Transistorstorlek: justering av storleken på varje gate eller transistor för minimal effekt.
• Spänningsskalning: lägre matningsspänningar använder mindre ström, men går långsammare.
• Spänningsöar: Olika block kan köras med olika spänningar, vilket sparar ström. Denna designpraxis kan kräva användning av nivåskiftare när två block med olika matningsspänningar kommunicerar med varandra.
• Variabel V _DD : Spänningen för ett enskilt block kan varieras under drift - hög spänning (och hög effekt) när blocket behöver gå snabbt, låg spänning när långsam drift är acceptabel.
• Flera tröskelspänningar : Moderna processer kan bygga transistorer med olika tröskelvärden. Effekt kan sparas genom att använda en blandning av CMOS-transistorer med två eller flera olika tröskelspänningar. I den enklaste formen finns det två olika trösklar tillgängliga, vanliga kallade High-Vt och Low-Vt, där Vt står för tröskelspänning. Högtröskeltransistorer är långsammare men läcker mindre och kan användas i icke-kritiska kretsar.
• Power gating : Denna teknik använder hög Vt- sömntransistorer som stänger av ett kretsblock när blocket inte växlar. Sömntransistorns storlek är en viktig designparameter. Den här tekniken, även känd som MTCMOS, eller Multi-Threshold CMOS minskar standby- eller läckageeffekt och möjliggör även Iddq-testning .
• Långkanaliga transistorer: Transistorer med mer än minsta längd läcker mindre, men är större och långsammare.
• Stapling och parkeringstillstånd: Logiska grindar kan läcka annorlunda under logiskt ekvivalenta ingångstillstånd (säg 10 på en NAND-grind, i motsats till 01). Statliga maskiner kan ha mindre läckage i vissa stater.
• Logikstilar: dynamisk och statisk logik, till exempel, har olika hastighet/effektavvägningar.

Logisk syntes för låg effekt

Logisk syntes kan också optimeras på många sätt för att hålla strömförbrukningen under kontroll. Detaljer för följande steg kan ha en betydande inverkan på effektoptimering:

• Klockport
• Logisk faktorisering
• Vägbalansering
• Teknikkartläggning
• Tillståndskodning
• Finite-State Machine Decomposition
• Återtiming

Power Aware EDA Support

Det finns filformat som kan användas för att skriva designfiler som anger Power-avsikten och implementeringen av en design. Informationen i dessa filer tillåter EDA-verktygen att automatiskt infoga strömkontrollfunktioner och kontrollera att resultatet stämmer överens med avsikten. IEEE DASC ger ett hem för att utveckla detta format i form av IEEE P1801- arbetsgruppen . Under 2006 och de första två månaderna 2007 utvecklades både Unified Power Format och Common Power Format för att stödja olika verktyg. IEEE P1801- arbetsgrupperna arbetar med målet att tillhandahålla konvergens mellan dessa två standarder.

Flera EDA-verktyg har utvecklats för att stödja energiuppskattning på arkitekturnivå, inklusive McPAT, Wattch och Simplepower.

Se även

• Dataorganisation för låg effekt

•   Electronic Design Automation For Integrated Circuits Handbook , av Lavagno, Martin och Scheffer, ISBN 0-8493-3096-3 En undersökning av fältet, från vilket sammanfattningen ovan härrörde, med tillstånd.
• Jan M. Rabaey, Anantha Chandrakasan och Borivoje Nikolic, Digital Integrated Circuits, 2nd Edition [1] ,   ISBN 0-13-090996-3 , Utgivare: Prentice Hall